偶然ではなかった：台湾の中小装置メーカーは、世界大手が不在だった14年でTSMCのAIパ...

TSMC（台積電）のサプライチェーン・マネジメント・フォーラムは年に1度、新竹（新竹）で開かれます。

新竹は台湾半導体産業の中心地であり、TSMC本社の所在地でもあります。1987年、モリス・チャン（張忠謀）はここで世界初の専業ファウンドリーを創業しました。それから40年近くにわたり、世界最先端の半導体プロセス技術は、この地から外へと送り出されてきました。

毎年このイベントで、TSMCはその年に最も大きく貢献したサプライヤーを公に表彰します。受賞企業のリストは業界内で広く共有され、TSMCがこれらの企業にお墨付きを与えることに等しい意味を持ちます。Applied Materials（応用材料）、KLA（科磊）、東京エレクトロン（TEL、東京威力科創）、Lam Research（科林研發）、信越化学（Shin-Etsu Chemical、信越化學）、Merck（默克）などは、このリストの常連です。

CSUN（志聖工業）の梁又文CEOは、10年もの間、自分たちは外で待つことしかできなかったと振り返ります。2019年から2020年前後、CSUNはようやく会場に入る機会を得ましたが、席は最後列に配置されました。「この2年で、ようやく前の方に座れるようになり、壇上で表彰も受けられるようになりました」と梁又文は笑って話します。

CSUNとGMM（均華精密）がTSMCのサプライチェーン・エコシステムに食い込むことができたのは、AI学習用チップ需要の爆発的な拡大が、CoWoS先端パッケージングの生産能力拡張を急速に押し上げたからです。

NVIDIA（輝達）の高性能汎用AIチップであるH100、H200、B200は、いずれもTSMCのCoWoS先端パッケージング技術を必要とし、GPUと広帯域メモリー（HBM）を一体化して封止します。そしてCSUNのラミネーション・ベーキング装置、GMMのダイボンダー、GPM（均豪精密）のAOI（自動光学検査）装置は、すべてこの工程の中に組み込まれています。

CoWoSパッケージングの「四小龍」

CSUNの梁又文CEOが率いるG2C+連盟は、台湾の中小装置メーカー4社で構成されています。CSUN（志聖工業）はラミネーションおよび熱処理装置、GPM（均豪精密）は研磨および検査装置、GMM（均華精密）はダイボンダーおよびダイソーター、CONTREL（東捷科技）はレーザー切断およびガラス基板加工を担います。

この4社を合わせると、TSMCのCoWoS先端パッケージングにおける複数の重要工程をカバーします。G2C+連盟のメンバーは、巨大で複雑なAIチップのエコシステムにおける重要なプレーヤーです。

この連盟の台湾株式市場における時価総額は、過去5年で10倍に増え、48億ドルに達しました。2026年第1四半期、CSUNのEPSは3.06台湾元で前年同期比209％増、GMMのEPSは5.19台湾元で同220％増でした。

しかし梁又文は、成長はまだ始まったばかりだと言います。昨年、CSUNとGMMの半導体関連売上高はそれぞれ約15億台湾元で、TSMCの先端パッケージング向け設備投資のそれぞれ1.5％にすぎません。TSMCの年間設備投資総額は560億ドルに達しますが、G2C+の割合は0.1％にも届きません。

TSMCが先端パッケージングを大規模に拡張するなか、この0.1％はどこまで伸びるのか。そしてCoWoS技術の次の進化はどこに向かうのか。それが本稿で答えようとする問いです。

CoWoS：AIチップに不可欠な基盤

CoWoSは、TSMCが2009年に開発を始めた先端パッケージング技術で、正式名称はChip-on-Wafer-on-Substrateです。

その仕組みは、複数のチップを水平に配置し、同じシリコンインターポーザー上に封止することで、GPUと広帯域メモリー（HBM）の間の信号伝送距離を極限まで短くするものです。従来型パッケージングに比べ、帯域幅は数倍に高まり、遅延は大幅に低下し、消費電力も同時に下がります。

この技術はTSMCによって開発された後、10年近くにわたり目立たない存在でした。

2022年にChatGPTが登場すると、AIモデルのパラメーター規模は数百億から兆単位へと跳ね上がり、演算能力のボトルネックは、チップ内部のトランジスタ密度から、チップ間のデータ伝送帯域へと移りました。GPUは毎秒数兆回の演算を実行できますが、メモリーが十分な速度でデータを送り込めなければ、GPUは待つしかありません。従来型パッケージングでは、GPUとメモリーを基板上に別々に配置し、両者を銅配線で接続します。そのため信号の走行距離は長く、帯域幅は狭く、遅延は大きくなります。CoWoS技術は両者を同じシリコンインターポーザー上に封止し、距離をセンチメートル単位からマイクロメートル単位へと縮め、帯域幅を数倍に高め、消費電力も同時に低下させます。

こうしてCoWoSは、一夜にして高性能AI学習用チップの標準装備となりました。

CoWoSはTSMCが主導して開発した独自の先端パッケージング技術で、「ウエハー製造」と「パッケージング」を同じプロセスフローの中に統合し、歩留まりをTSMCが一貫して管理します。ただしCoWoSは実際には2つの異なる工程から成り、TSMCの掌握度合いも異なります。

前半はCoW（Chip on Wafer）と呼ばれます。ウエハーファブのクリーンルーム内でシリコンインターポーザーを作り、GPUチップとHBMメモリーをシリコン貫通電極（TSV、Through-Silicon Via）によって、インターポーザー上に精密に接合します。この工程には、ウエハーファブ級の装置と精度が必要であり、TSMCが中核技術とみなしている領域です。従来型の後工程受託メーカーが参入するのは困難です。CSUNのラミネーション・ベーキング装置と、GMMのダイボンダーは、この工程に配置されています。

後半はoS（on Substrate）と呼ばれます。CoWを終えた構造体を切断し、基板上にパッケージングしたうえで、検査を行います。この工程の技術的ハードルは相対的に低く、TSMCは早い段階からASE（日月光）やSPIL（矽品）などの従来型パッケージングメーカーに委託してきました。

TSMCの資料によると、CoWoSの月産能力は2023年の約1.3万枚から、2024年には約3.7万枚、2025年にはさらに7万枚に達し、2026年末には11万枚を超えることを目標としています。これは3年連続で大幅な倍増成長を続けることを意味します。

しかし、AIチップ需要の伸びは、TSMCのCoWoS供給能力の拡張速度を2倍以上上回っています。TSMCの魏哲家（C.C. Wei）会長は2024年の決算説明会で、「2025年、2026年ともに生産能力は倍増するが、それでも需要を満たすことはできない」と述べています。